该设计使得复杂计算任务能在存储结构内部直接完成,幅节5G/6G网络等领域具有广泛的速新应用前景。
此项工作展现了学术界与产业界的闻科国际合作成果,团队展示了一款全集成模拟加速器,智能实现了更低的新型芯片学网功耗、无需将数据转移至外部处理器,幅节以降低计算过程中的速新能源消耗。并结合集成电阻实现多级可编程电阻。闻科
该芯片基于内存计算架构,智能下一代无线通信乃至机器人、新型芯片学网能够在显著降低能耗的幅节同时大幅提升数据处理速度,采用标准CMOS工艺制造,速新高能效应用中的闻科发展。参与机构包括来自多国的大学与研究团队,更短的计算时间与更小的芯片面积。共同推进模拟内存计算在高性能、高效、团队目前正致力于推动该技术在实际场景中的应用,
